今年ISSCC的議題涵蓋毫米波、機(jī)器學(xué)習(xí)、量子等熱門關(guān)鍵技術(shù)。
摩爾定律逼近極限以及越來越昂貴的先進(jìn)半導(dǎo)體制程工藝，讓整個(gè)芯片產(chǎn)業(yè)都面臨困境。此前，業(yè)界通過將多個(gè)功能集成到單一芯片中來滿足需求，比如手機(jī)SoC。但是，SoC集成的復(fù)雜度和成本越來越高，讓這種方式面臨挑戰(zhàn)。
在這樣的背景下，有一些先進(jìn)的處理器通過先進(jìn)的封裝和高帶寬連接技術(shù)，將不同的小芯片（Chiplet）封裝成一顆芯片，讓芯片性能夠持續(xù)增加的同時(shí)保持成本的可控性，英特爾和AMD就是這種技術(shù)的重要推動(dòng)力。
在ISSCC 2020上，英特爾在2月18日的SESSION 8中介紹了10nm與22FFL混合封裝的Lakefield處理器，采用的是英特爾的Foveros 3D封裝技術(shù)，封裝尺寸為12 X 12 X 1毫米。Lakefield作為英特爾首款采用了Foveros技術(shù)的產(chǎn)品，能夠在指甲大小的封裝中取得性能、能效的優(yōu)化平衡。
圖1：Foveros 3D封裝技術(shù)，來源英特爾。
Foveros封裝技術(shù)改變了以往將不同IP模塊放置在同一2D平面上的做法，改為3D立體式堆疊。做個(gè)類比，傳統(tǒng)的方式是將芯片設(shè)計(jì)為一張煎餅，而新的設(shè)計(jì)則是將芯片設(shè)計(jì)成1毫米厚的夾心蛋糕。這樣可以提升靈活性，并且不需要整個(gè)芯片都采用最先進(jìn)的工藝，成本也可以更低。
AMD大獲成功的Epyc同樣使用類似的思路，在此次的ISSCC上，AMD在SESSION 2中介紹了使用小芯片架構(gòu)的高性能服務(wù)器產(chǎn)品及性價(jià)比的優(yōu)勢(shì)。
兩者的不同點(diǎn)在于，Epyc使用的是2.5D架構(gòu)的封裝，英特爾使用的是3D堆疊封裝。
在ISSCC 2020會(huì)議上，法國公司Leti也發(fā)表了一篇論文，介紹了他們使用3D堆棧、有源中介層等技術(shù)制造的96核芯片。
根據(jù)他們的論文，這個(gè)96核芯片有6組CPU單元組成，每組有16個(gè)核心，不過Leti沒提到CPU內(nèi)核使用的是ARM還是RISC-V，亦或者是其他，但肯定會(huì)是低功耗小核心，使用的也是28nm FD-SOI工藝。
CEA-Leti的科學(xué)主管Pascal Vivet表示，如果要允許不同技術(shù)的多個(gè)小芯片供應(yīng)商集成到系統(tǒng)中，有源插入器是小芯片技術(shù)的最佳選擇。
“如果要將接口不兼容的A供應(yīng)商的小芯片與供應(yīng)商B的小芯片集成在一起，需要一種將它們‘粘合’在一起的方法?！?Pascal Vivet 說，“并且將它們‘粘合’在一起的唯一方法是使用插入器中的有源電路?！?/p>
這6組CPU核心使用了3D堆棧技術(shù)面對(duì)面配置，通過20um微凸點(diǎn)連接到有源中介層上，后者又是通過65nm工藝制造的TSV（硅通孔）技術(shù)連接。
在這個(gè)96核芯片上，除了CPU及TSV、中介層之外，還集成了調(diào)壓模塊、彈性拓?fù)淇偩€、3D插件、內(nèi)存-IO主控及物理層等。
據(jù)悉，該系統(tǒng)每平方毫米的傳輸速率可以達(dá)到3 TB/s，延遲僅為0.6納秒。
圖：CEA-Leti 96核芯片
總之，這款96核芯片集成了大量不同工藝、不同用途的核心，電壓管理、IO等外圍單元也集成進(jìn)來了，是異構(gòu)芯片的一次重要突破。
通過靈活高效、可擴(kuò)展的緩存一致性架構(gòu)，這個(gè)芯片最終可能擴(kuò)展到512核，在高性能計(jì)算及其他領(lǐng)域有望得到推廣應(yīng)用。
